[VHDL] Contador síncrono de 8 bits

[Wolfm4n]

Hola, necesitaría resolver el código del test (estructural) para simular este contador síncrono de 8 bits. Tengo hecho lo siguiente:



ENTIDAD:

Código:

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.ALL;

ENTITY contador IS
	GENERIC (Nbits: INTEGER :=8);
	PORT (  CLK	: IN std_logic;
		  rst	: IN std_logic;
		  Q	: INOUT std_logic_vector (Nbits-1 DOWNTO 0));

END contador;

ARQUITECTURA (comportamental):

Código:

ARCHITECTURE ContaNBits OF contador IS
BEGIN
	PROCESS (CLK, rst)
	BEGIN
	   IF rst='1' THEN
			Q <= (OTHERS =>'0');
	   ELSIF CLK='1' AND CLK'EVENT THEN
			Q <= Q + '1';
	   END IF;
	END PROCESS;
END ContaNBits;

No sé realmente como afrontar el código test estructural del contador. Si alguien fuera tan amable de ayudarme, se lo agradecería mucho.

Gracias de antemano.